Jawatan

Jurutera Kanan

Pengalaman dan pengetahuan

Reka bentuk RTL berskala besar dengan lebih daripada 100k gerbang dalam Verilog HDL dan VHDL, termasuk penyelidikan senibina, reka bentuk logik, pengesahan logik, pengoptimuman masa untuk laluan kritikal

Ekstrak item pengesahan daripada spesifikasi

Membuat testbench dan mengesahkan di bangku

Latar belakang pendidikan

Ijazah sarjana muda dalam kejuruteraan komputer, elektronik, kejuruteraan elektronik dan komunikasi, sains komputer atau kursus yang serupa

Bahasa

Bahasa Inggeris

Bahasa Jepun (tidak diperlukan)

Hari dan waktu bekerja

Isnin hingga Jumaat, 8 pagi hingga 5 petang

Lokasi kerja

Filipina

Jerman

Jepun

Sila rujuk kepada penerangan kerja.